７MHzのPLL発振器を題材にしたPLL設計の第４回です。 設計に必要な数値は前回（←リンク）までですべて集まりました。
第４回（最終回です）では、PLLの設計法について具体的に詳しく丁寧に説明します。 設計には計算をともないますが、加減乗除と言った四則演算だけで済むように心がけました。 電卓を片手に容易に設計できます。
合わせてより綺麗な発振出力を得るための秘訣にも触れておきました。 さらに最新の位相比較器：74HCT9046の扱い方も具体的に解説しています。 では電卓とメモ用紙を用意して、さっそくPLLの設計を始めましょう。
HAM用の設計と言うようなものがある訳ではありませんが、HAM用のRig（無線設備類）で使われるPLLはどれも類似の設計で大丈夫です。 ツマミを回してチャネルを設定し、送受信を繰り返すというような使い方が想定できます。 軍用無線機のように特殊な用途は考えなくても良いでしょう。 従って、どれも同じような設計で行けるのです。（フル・ブレークインは幾らか検討が必要ですが）
PLLの教科書を見ると、その特徴について詳しく書かれています。さらに自動制御理論に基づくループ特性の解析にページが費やされます。 もしPLLを専門にするならきちんとした理解が必要でしょう。
しかし、用途はほぼ決まっているのでそれにマッチする設計ができれば我々HAMの希望を満たすことができます。 理論は不要とは言いませんが、基本的な動作を知っていれば、あとは製作に「使える」設計ができれば十分役立ちます。 以下、途中の解析過程はすっ飛ばして実際に使える設計を目指します。「実用設計法」とは言っても理論に基づいていますから、いい加減と言うわけではありません。どうぞ誤解なきように。（笑）
実用的な内容を扱っています。しかし秘密の呪文の唱え方を教えるものではありません。そもそも隠すような秘密なんてありません。 必要なのは、まずは自らの手を動かすことだと思います。さっそく例題を検算してみるのも良いですしVCOの試作に取り組むのもFBでしょう。 読んで「わかったようなつもり」になるのも結構ですが、実際にやってこそ意味があると思います。その気持ちが無ければこの先はつまらないかも知れません。
＃ 写真は以下の流れと直接の関係はありません。 かつて信越電機商会で売られていた金石舎製のPLLユニットです。「256チャンネルPLLシンセサイザユニット」と称していました。数種類ありましたが写真のこれには沖電気のPLL用LSI：MSM5807が使われています。このPLLユニット一つが500円でした。（信越電機商会はいまの秋月電子通商）
左図は再掲載です。 「７MHzの発振器が欲しい」と言うだけでは漠然としています。 もう少し詳しく決めておく必要があります。 設計に必要な項目を整理しておきましょう。 あらかじめわかっているものもありますが、計算を始める前に検討しながら決めて行く項目もあります。 しかし、大して難しい内容はありません。
（１）周波数範囲：7.000MHz〜8.000MHz
目的が7MHz帯の発振器なのでこのように決めます。
この周波数の間で細かく周波数が設定できること・・・も要求項目でしょうか。
（２）周波数ステップ：10kHzあるいは5kHzとする。
あまり細かい刻みで発振するPLLは製作が難しいことがわかっています。
飛び飛びの各発振周波数の間をアナログ的に補間する場合、10kHz刻みの方が
わかりやすいでしょう。 ここでは周波数ステップに10kHzを選びましょう。
（３）応答時間；10mS
発振周波数を切り替えたとき、どの程度の速さで安定するのか。 （詳細は次項）
（４） 使用する位相比較器とVCO：この２つは既に決まっています。
それぞれの定数、KpとKvはわかっています。 前回までのBlogで調べました。
（５）電源要件：電源電圧は5Vで設計します。
・・・・・・などです。
使用部品ですが、ここでは既に見てきたようなパーツで実現することを前提にしたいと思います。 PLL用のICはMC145163PあるいはTC9122P+HC4060+HC4046を使います。 VCOにはMC1648Pまたは同タイプを使うことにします。 汎用の設計ですからほかのPLL用ICやVCOを使う際も同じようにできます。（もし未読でしたらPart-1〜Part-3に目を通してください。詳しく書いてあります）
PLLの応答特性についてです。 PLLの話では決まったように左図が登場します。 見飽きていますが説明の都合で登場もやむを得ません。 何を意味するグラフなのか初めて見るなら難解です。
簡単に言うと周波数を切り替えた時、どのように目的周波数へ移り変わって行くのかを示したグラフです。 縦軸は周波数で、以下の話の流れて言えば、縦軸のゼロの位置が7000kHzとします。 そして1.0の位置が7010kHzです。 横軸は時間軸ですが、目盛りはRadianが単位で、周期は「自然周波数」（後述）が単位になっています。 例えば以下の説明で言えば5盛り分が10mSと言う時間となります。（1目盛りが2mS相当） 以上がグラフを見るための予備知識です。
いま、受信機を想像してください。7000kHzを受信しています。7010kHzを聞きたいと思ったらダイヤルに指をかけて回すでしょう。受信周波数を移るにはそれなりに時間が掛かったはずです。
PLLも同じで、切り替えから新しい周波数に移るまで何がしかの時間がかかります。 新しい周波数に落ち着くまでがロックアップタイム：tLです。 tLは短いほど良さそうですが極端に早くはできません。 だいたい1mSから100mSの間で決めることが多く、HAMが使うPLLではtL=10mSが無難なようです。 10mS=1/100秒なら感覚的にはほぼ瞬時と感じられますね。
また、切り替えた瞬間からどのように変わって行くのかはダンピングファクタ：ξで決まります。（ξ：ギリシャ文字のグザイ） 受信周波数を移るとき、ダイヤルをそろそろと回して7010kHzを行き過ぎぬような合わせ方があります。 それには慎重にゆっくりダイヤル操作するでしょう。7010kHzに合うまで少し時間がかかります。 普通はそのようにダイヤル操作しません。 7010kHzを行き過ぎても良いので早く回し、行き過ぎたら少し戻して7010kHzぴったりに合わせようとするでしょう。その方が素早くできます。 図は、そのような過程を示すもので、ダンピングファクタ：ξの値との関係を示しています。多くの場合、ξ=0.5〜0.7あたりにとるのが適当です。ξがそのあたりなら「ちょっと行き過ぎて合わせる」と言ったダイヤル操作と類似になります。 数字で言うと、行き過ぎ量（オーバーシュート）を20%以下としてξ=0.7を選びます。実際、ξ=0.7でほとんど支障ないです。
グラフを見ると、ξが小さくなると「振動的」になります。 PLL回路は出力から入力方向へ信号を戻しています。 帰還回路になっています。 ξを小さくすると負帰還からやや正帰還気味になります。 完全な正帰還になると固有の周期で振動（発振）します。 その固有の周期（周波数）を「自然周波数」と言い、ωnで表します。なお、ωnはVCOの発振周波数と関係はありません。 図の振動波形はωnの軌跡であり、系の応答はその周期に支配されます。ωnの単位はradian/secです。 もちろん持続的に振動させてはいけませんから、ξの大きさを適切に選ぶのは言うまでもないでしょう。
ξとωnはロックアップタイム：tLと密接に関係します。 グラフからξ=0.7にとると、約5%以内の誤差で目標周波数に落ち着くのはωn・t=5（ラジアン）のあたりです。 これからωnが求められます。
ωnを求める計算式は：ωn=(ωn・t)/tLです。また、tL=10mSですから：
ωn=5/tL=5/(10x10^-3)=500 (rad/sec)・・・・・になります。
tLやωnについて、PLLの解説書には詳細な説明があります。しかし我々が作るPLL発振器にはあまりバラエティはなく、概ね決まり切った値で作れば間に合ってしまいます。 tL=10mS、ξ=0.7で良いでしょう。 従って、ωnも500 (rad/sec)になります。
参考： tLが10mSではないときの参考値。
tL=1mSなら、ξ=0.7として、ωn=5000 (rad/sec)
tL=100mSなら、ξ=0.7として、ωn=50 (rad/sec)
# 大雑把な話ですが、周波数安定度の良いVCOならtLは長めに、あまり安定性がよくないVCOではtLは短めが良いです。
☆ 計算式では以下の記号を使います。
（１）位相比較器ゲイン：kp
・・・・・ここでは74HC4046のType Ⅱ型位相比較器を使うので、Kp=0.398 (V/rad)です。 詳しくは前々回のBlog (Part 2)を参照して下さい。
（２）VCO感度：Kv
・・・・・これは実測によって求めた値を使います。詳しくは前回のBlog (Part 3)を参照します。 ここで使ったVCOは、Kv=3.338x10^6 (rad/V)です。
このKvの値はVCOの設計ごとに違うので事前にVCOを試作して求めておきまます。 Kvは机上の計算もできますが精度が悪いので、試作して実測する方が確実です。
（３）平均分周数：N
・・・・・7MHzから8MHzの間を10kHzステップで発振するPLLを作っています。プログラマブル・カウンタの分周数Nは、７MHzのとき、N=7000/10=700になり、8MHzの時はN=8000/10=800です。 平均のNは：N=(700+800)/2=750となります。
（４）ロックアップ・タイム：tL
・・・・・ここではtL=10mSに決めました。単位はSec（秒）です。
（５）ダンピングファクタ：ξ
・・・・・オーバーシュート＜20％の条件などからξ=0.7を選びました。
（５）自然周波数：ωn
周波数が目標値の5%以内に落ち着くのは、上記のξと応答性のグラフから読み取って、ωn・t=5 のポイントであることがわかります。
ωn・t=5ですから： ωn=5/t= 5/10x10^-3=500 (rad/sec)
☆ ループフィルタの計算：
設計に必要な情報がすべて揃ったので計算しましょう。 左図を参照してください。
（１）ラグ型フィルタ：
一番上のFig・1 は一次遅れフィルタ（ラグ・フィルタ）と呼ばれるものです。 稀に使われますが、応答時間と応答特性を独立に決めることができません。応答の軌跡も先の図とは異なります。 制約が大きいためPLL周波数シンセサイザではあまり使われません。 抵抗器はひとつ少ないのですが特にメリットがないので計算例など詳しくは省きます。とりあえず以下を参照してください。
参考：以下の式から求めることができます。なお、１次遅れのフィルタを選択した場合の応答特性は、先に説明の「過渡応答のグラフ」とは異なったものになるので注意してください。 ここではこのフィルタ形式は採用しません。 従って詳しくは省きますので必要なら専門書を参照されてください。
ωn=SQR((Kp・Kv)/(N・R1・C1))・・・・・式(A)
ξ=(N・ωn)/(2・Kp・Kv)・・・・・・・・式(B)
式(B) からωnが適当な値になるよう決め、さらに式(A)よりR1を求めます。
（２） ラグ・リード型フィルタ（パッシブ形式）
二番目のFig・２はラグ・リード型のループフィルタです。 フィルタの後にOP-Ampがありますが、フィルタ部分にはアクティブ回路（アンプなど）を含みません。 この形式のフィルタは以下の設計式で計算できます。
R2=(1/C)・((2・ξ/ωn) - (N/(Kp・kv)) ・・・・・・式・１
R1=((Kp・Kv)/(N・C・ωn^2)) - R2 ・・・・・・・・式・2
計算式には未定義の定数：Cがありますが、これはコンデンサ：C1の値です。 あらかじめ決めておく必要があります。単位はファラドです。 この設計では10μFに選びました。 とりあえず適当にCの値を決めて計算した結果、R1およびR2が数100Ω以上、1MΩ以下にならなければ、Cの値を変更します。 Cの値は0.1μF〜数10μF以下に選ぶべきです。必ず漏れ電流のないコンデンサを使います。 フィルム型かタンタル・コンデンサにします。 コンデンサは容量計で測定しておくと良いです。その実測値に基づいてR1やR2を計算すると確実です。
さっそく具体的に求めてみましょう。 C=10μFとします。
R2=(1/10x10^-6)・((2・0.7/500) - (750/(0.398・3.338x10^6))
=100000・(0.0028 - (750/1328524)) ≒ 223.55・・・・・単位：Ω
R1=((0.398・3.338x10^6)/(750・10x10^-6・500^2)) - R2
=(1328524/1875) - 223.55 ≒708.55 - 223.55 = 485.0・・・単位：Ω
・・・・・となります。
使う抵抗器は計算値の±10%以内で選んでおきます。 この計算例では、C1=10μFとして、R1に470Ω、R2に220Ωを使います。
なお、C2はリファレンス信号の高調波を減衰させるものです。 ループフィルタの設計に影響が及ばないように、おおよそC1の1/100くらいに選びます。 C2=0.1μFとしました。
（３） ラグ・リード型フィルタ（アクティブ形式）
下段のFig・3もラグ・リード型のループフィルタです。 上記と同じラグ・リードフィルタですが、OP-Ampを使って構成しています。 ループフィルタの出力インピーダンスが下がりノイズの混入が防げます。 この形式のフィルタはパッシブ型より少し計算式が簡単です。 OP-Ampのオープンループ・ゲインは十分大きいとします。
R1=(Kp・Kv)/(N・C・ωn^2) ・・・・・・・・式・3
R2=(2・ξ)/(ωn・C) ・・・・・・・・式・4
この計算式にも未定義の定数：Cがありますが、同じくC1の値です。 あらかじめ決めておく必要があります。 OP-Ampのドライブ能力などから、0.01μFから数μFの範囲が良いです。 とりあえず適当にCの値を決めて計算した結果、R1およびR2が1kΩ以上、1MΩ以下に入らなければCの値を変更します。 Cの値は0.01μF〜数μF以下に選ぶべきです。 コンデンサの注意は上記と同じです。
さっそく具体に求めてみましょう。 C=1μFとします。
R1=(0.398・3.338x10^6)/(750・1x10^-6・500^2)
=1328524/187.5 ≒7085.5 ・・・・・・単位：Ω
R2=(2・0.7)/(500・1x10^-6)
=1.4/0.0005 ≒ 2800 ・・・・・・単位：Ω
・・・・・となります。
こちらも計算値の±10%くらいに選んでおけば十分です。 従って、C1=1μFとして、R1は6.8kΩ、R2は2.7kΩにします。
なお、C2はリファレンス信号の高調波を減衰させるものです。 ループフィルタの設計に影響が及ばないように、おおよそC1の1/100くらいに選びます。 C2=0.01μFとしました。
注意：アクティブ型は反転型のアンプを使うため、ループフィルタを出た信号が反転します。 VCOの周波数変化方向を逆にする必要があります。 制御電圧が低いとき高い周波数で発振し、電圧の上昇とともに発振周波数が下がるように設計します。 前回のBlogで扱ったVCOの場合、バリキャップのカソード(K)端子をVdd（＝5V）に接続し、アノード(A)側へ制御電圧を加えるように変更すれば大丈夫です。
既成品のVCOモジュールを使う際にはこうした配線変更はできません。 OP-Ampを追加して反転アンプを構成し、信号を再反転して元に戻すようにします。 ほかに74HC4046のように位相比較器の入力が2つとも引き出されていれば、VCO側とリファレンス側を入れ替えても良いです。 MC145163PのようにICの内部で配線されているとその手は使えないので、VCO側で対策するか反転アンプを追加する方法になります。
# ラグ・リード型にはパッシブ型とアクティブ型がありますが性能は同じです。 TC5081Pを多用していた頃はアクティブ型を好んで使っていましたが、最近はHC4046の方を良く使うのでパッシブ型がほとんどです。 お好みでどちらでも良いと思います。 同じように設計すればPLLとしての性能に違いはありません。
これでループフィルタの設計は終了です。 定型の式に当てはめるだけで求まります。 計算に慣れていないとちょっと難しかったでしょうか？ 例題を参考に計算してみてください。 さらに実際のPLL回路で試すときちんとロックするのが確認できるでしょう。 スパっとロックするPLLは気持ちの良いものです。（笑）
☆
続いて、きれいな出力信号を実現する為の工夫についての話しです。 きちんとループフィルタを設計すれば確実にロックします。 しかしそれだけではまだ不十分なのです。
位相比較器の出力は周期が比較周波数（リファレンス周波数）のパルス波です。 それを平滑して（平均化して）VCOを制御するDC電圧を得ています。 周波数切り替えの過渡的な状態が終わりロック状態になると細いパルスが時々現れる状態になります。
ラグ・リード型のループ・フィルタを通っただけではリファレンス周波数の成分がかなり残っています。この例では10kHzとその高調波成分が残ります。 いくらループ・フィルタの設計を完全にしても残ったリファレンス成分によってVCOが変調されます。 ロックはしていてもスペクトラムが汚いのです。 このことはMotorola社の設計ハンドブック（末尾で紹介）でも触れられており、リファレンス漏れの対策は不可欠です。
簡単な方法としてFig・4（左図）があります。単純な一次のフィルタを重ねただけでも効果的です。 さらに、OP-Ampを使ったアクティブ・フィルタを追加する例がFig・5です。 この２次のローパスフィルタ(以下LPFと略）はたいへん効果的です。 このLPFのカットオフ周波数は自然周波数：ωnの5倍程度に選ぶのが適当です。
ここで扱った7MHzのPLLではωn=500 (rad/sec)でした。 追加するLPFのカットオフ周波数をωcとすれば、ωc=5・ωn=5・500＝2500(rad/sec）となります。
このLPFの計算は簡単です。（Ref.Filter Eの部分）
R = R3 = R4とした場合、R = 1/(2・ωc・C3) ・・・・・・・式・5
C4 = 4・C3 ・・・・・・式・6
・・・・となります。 なお、1kΩ ≦ R ≦1 MΩになるようコンデンサを選びます。
ここでは、ωc = 5・ωn = 2500、C3 = 0.011μFとしました。 0.011μFというのは、0.022μFを2つ直列にした値です。 C3の値はある程度任意に選べます。あらかじめ実際に得やすい値に決めておいてから計算してみます。
R = 1/(2・2500・0.011x10^-6) = 18.182x10^3 ≒18kΩ にしましょう。
実際に製作するにあたっては、C3としては0.022μFを2つ直列にし、C4としては0.022μFを2つを並列にします。このLPFの効果的は以下の回路シミュレーションで確かめられます。
ループフィルタの部分でリファレンス周波数が・・・ここでは10kHzが・・・どれくらい減衰するのかを見るためにシミュレーションしてみます。
（１）ループフィルタのみの場合、（２）単純な１次のフィルタを二つ重ねたフィルタの場合、（３）さらに２次のアクティブ・フィルタを追加した三つの場合についてシミュレーションします。 回路シミュレータはいつものようにLT-Spiceでバージョンは2018年9月現在の最新版：XVIIです。
シミュレーションではOP-AmpにLT-1001を使っています。 低周波でのシミュレーションですからOp-Ampは何でも大丈夫でしょう。 回路シミュレータ：LT-Spiceの詳しい扱い方はOHM社やCQ出版社から参考書が出ています。
緑色のトレース：V(out-7)がループフィルタのみの特性です。実線が振幅特性、破線が位相特性です。（以下同じ） グラフを読み取ると、10kHzで-12dBですから、いくらも減衰しないことがわかります。 ループフィルタだけではリファレンスの漏れはだいぶ大きいのです。
青のトレース：V(out-6)が単純な1次のフィルタを重ねた特性です。グラフを読み取ると、10kHzで-47dBになりました。 ループフィルタのみと比較してさらに1/50以下まで減衰します。ごく単純なフィルタでもかなり効果的です。 ほとんどのテストをこの状態で行ないましたが満足できる結果が得られています。
赤のトレース：V(out-3) が２次のアクティブ・フィルタを追加した特性です。 グラフから読み取ると、10kHzで-87dBになります。 ループフィルタのみと比較して1/5000以下です。非常に効果的です。
なお、リファレンスの漏れはループフィルタからだけでなく、電源系統やGNDの共通インピーダンスによる結合などもあります。 電源のデカップリングを厳重にし回路のアースポイントをよく考え、デジタル部分とVCOが共通インピーダンスを持たないよう注意します。
PLL発振器のスペクトラムが汚れる一番の原因はリファレンス漏れにあるので、十分な対策を行ないたいものです。
☆ ☆
以上でループフィルタの設計とその関連でリファレンス・フィルタの設計の話は終わりです。 Part 1〜Part 3までのデータを総合して設計すればきれいなスペクトラムのPLL発振器が作れます。 ぜひ実践されてください。
以下は、追加として74HCT9046Aの位相比較器についてのお話です。 高性能な位相比較器として話題になったこともあるそうですが、使い方の説明がほとんど見当たらないため持て余しているかもしれません。 しかし使うのは難しくありません。
74HCT9046Aは74HC4046の改良型として登場しました。 いくつか特徴がありますが、ここでは位相比較器に注目しましょう。
Part 2で見たように、PLL周波数シンセサイザに向いた位相比較器としていわゆるType II型があって広く使われています。 万能に使える位相比較器ですが欠点があります。ある意味で致命的な欠点と言えるかもしれません。 その欠点を解決するために開発されたのが74HCT9046Aです。 9046Aを使えばHC4046で問題になった「デッドゾーン」による信号の汚れは起こらなくなります。 それはどう言うことか次項で説明します。
74HCT9046Aは普通に入手できます。 写真は少々古いためフィリップス製ですが、現在ではNexperia製が手に入るでしょう。 ピンピッチ2.54mmのDIPパッケージ品もカタログにありますが入手できませんでした。ニーズが少ないためか殆ど作っていないようです。 ここではSO-16パッケージの面実装型を使いました。 変換基板に乗せてブレッドボードで実験しました。 ピンピッチの狭いTSSOP-16パッケージもあります。 74HCT9046Aは今のところ秋葉原や日本橋にはないようです。 部品商社のMouserほかで単価300円くらいです。
左図のFig Aは、従来からあった74HC4046の位相比較器：Type IIの特性です。 ２つの入力の位相差に比例した電圧が得られることがわかります。 しかし、位相差がゼロ付近で直線性がなくなっています。 このグラフはたいへん誇張されていますので、実際にこれほど目に見えるわけではありません。
しかし、こうした特性があるのは事実であり、結果としてPLL発振器の出力スペクトラムに現れるのです。 PLLはロックしているものの、位相誤差ゼロ付近の微細な揺らぎが不感帯に掛かるので制御されず、信号はそのまま揺らぐのです。 スペクトラムを微細に観測すると揺らぎのため太くなっていることがわかります。
原因はType II型位相比較器の動作メカニズムと内部構造にあります。 位相ロックしている状態でも何らかの外乱があり、ごくわずかですが発振周波数は変動しそうになります。 位相比較器はその変動を位相差として捉えます。 捉えた位相のずれを修正するため、位相差に比例した幅のパルス波が出力されます。 ところが既にロックした状態ですから非常に小さな位相のずれです。従って出力のパルス幅はとても狭いのです。 ICの内部には構造上必ず数pFのストレー容量が存在します。その狭いパルス波はストレー容量の充放電で吸収されてしまい有効な出力として得られないのです。 狭いパルスが出力されるのはロックした状態の前後に限られます。 そのためFig.Aのような不感帯（デッドゾーン）が現れるのです。
さらにType II型の位相比較器の出力はC-MOSに類似の構造です。（Part 2のType-II型位相比較器の等価回路図を参照）電源側にP-ChのMOS-FETが、GND側にN-ChのMOS-FETが入っています。 両方のFETが同時にONになると電源からGNDに向かって過電流が流れます。 そのため同時にはONにならないようになっています。これも位相差ゼロ付近に不感帯ができる原因です。
Fig.Bに74HCT9046Aの位相比較器の特性を示します。 位相差ゼロ付近に不感帯はありません。これは位相比較器の出力部分を改良してあるからです。 MOS-FETのON/OFFでは同時ONを防ぐ必要があって、完全に不感帯をなくすことはできません。 そこで内部抵抗を持った電流源を使って同時ONしても支障ないように工夫しているのです。 また電流源は等価的な内部抵抗を持つように作られており、Fig.Eの例で言えばストレー容量はC1あるいはC2と並列になる構造のため、微小容量の充・放電に吸収されず出力としてきちんと得られるようになるのです。 そのため、Fig.Bのように不感帯（デッドゾーン）のない位相比較器になります。 Type II型の位相比較器の欠点であるデッドゾーンの問題は解消され、ロックした状態で綺麗なスペクトラムが得やすくなっています。
Fig. Cは74HCT9046Aのピン配置です。 HC4046と類似ですが、位相比較器：PC-IIIが省略されています。 Pin 15はPC-IIの電流値を決める端子になっています。 そのほか、Pin 5のInhibit端子の動作が異なります。 HC4046ではPin 5をHighに保つと内蔵のVCMがインヒビット（抑止＝機能停止）されました。 HCT9046AではVCMだけでなく位相比較器もインヒビットされます。 従って位相比較器だけを使いたい時もPin 5はLowに保つ必要があります。 74HCT9046AはVCMも改良されていますが、未だに無線通信系の用途には使えません。 Fig.DはHCT9046Aの内部ブロック図です。 Pin 15が電流源の電流値設定端子：Rb端子であることに注意します。
Fig. Eに74HCT9046Aの使い方を示します。
基本的に、ラグ・リード型ループフィルタの設計と同じです。 ただし、R1'と言う抵抗は実際にはICの内部に存在るするので実態を伴う部品としては存在しません。 具体的には（１）仮にR1'としてループフィルタを設計します。 これは既に見てきたループフィルタの設計とまったく同じでOKです。 C1を決めてR1'とR2の値を計算します。 なお、HC4046と同じようにKp=0.398 (V/rad)で設計します。 Vdd=5Vで使うなら意識しないと思いますが、HCT9046Aでは、このKpの値が電源電圧によって変化しないことに注意してください。（２）仮に求めたR1'を内部抵抗に置き換えるための計算を行ないます。 内部抵抗の値はPin 15とGND間に接続した抵抗器：Rbの値で制御できます。
このRbの値はR1'の17倍にすれば良いことになっています。 例えば、R1'=4.85kΩなら、Rb=82.45kΩ ≒82kΩとなります。 74HCT9046Aの仕様書によると、Rbの範囲は25kΩから250kΩの間でなくてはなりません。 したがって、R1'が取り得るのはその1/17の約1.5kΩから15kΩの間になります。この範囲を外れるときは、C1の値を変更して再計算します。
以上、何となく難しそうな74HCT9046Aですが意外に簡単なことがわかったと思います。 まずは従来通りにループフィルタを設計し、R1'とR2を求めます。 R1'を内部抵抗で置き換えるためRbの値を計算します。 Rbの値が規格の範囲にあれば設計終了です。 もし範囲に入らないときはC1の値を変更して再計算します。 あとはR1'の位置はゼロΩ・・・すなわち何も抵抗器は入れずにただショートしておけばOKです。 Pin 15とGNDの間に計算で求めた値のRbを入れるのを忘れないでくださいね。
上記の74HCT9046Aの使用例は、ループフィルタとしてパッシブ型のラグ・リード型で説明しました。 もちろんアクティブ型でも同じです。 またラグ型のフィルタにも使えます。 設計方法も同じですからR1'を内部抵抗に置き換える計算を行なえば良いわけです。
参考・重要：位相比較器に74HCT9046Aを使うと劇的な変化が起こるように感じたかもしれません。 しかし、実際にはそのようなことはなく、74HC4046でもループフィルタの定数を上手に選んでやることでまずまずな性能が得られます。ループフィルタの抵抗値を小さく選びIC内部のストレー容量の影響が見えにくくなるように設計します。そうすれば影響はかなり軽減されます。 具体的にはループフィルタの抵抗値（特にR1）を低めに・・・100Ω以上〜1kΩ以下あたり・・・に選び、伴ってコンデンサ：C1の値をかなり大きめにすることで改善が見込めるのです。
実際に74HC4046を使いループフィルタを低インピーダンスに設計したPLL発振器と74HCT9046Aを使った例を比べても極端な違いは感じませんでした。 もちろん、詳細な比較測定を行なうと確かに違いはあります。新たに購入するなら74HCT9046Aが良いでしょう。 しかし74HC4046も回路定数を上手に選べば十分使えます。手持ちをいますぐに捨てる必要はありません。（笑）
同様の意味から、TC5081APや他のPLL用LSIの位相比較器も同じ問題を抱えていることになります。しかし設計次第でそこそこ使えます。 なお、位相比較器のスピードが遅いのは明らかに不利です。標準C-MOSのCD4046Bやそれに近い古いタイプのCB用PLL-LSIは性能が悪いようでした。TC5081APが高速な74HC4046に劣るのはやむを得ません。
位相比較器に74HCT9046Aを使った7MHz帯PLL発振器の回路例です。 ループ・フィルタの設計は２次のパッシブ型です。 ほかの回路部分はPart 1〜Part 3の回路と同じです。 VCO回路はディスクリート構成に置き換えても良いでしょう。 性能の向上が期待できます。
コンデンサ：C1は1μFで設計しました。 計算の結果、R1'=4.85kΩ、R2=2.2kΩになりました。 R1'はIC内部の信号源抵抗と置き換えます。 Rb=17・R1'なので、Rb=17・4.85（kΩ）で、Rb=82.45kΩ ≒ 82kΩとします。
なお、74HCT9046Aを使ったからと言ってリファレンス漏れの対策は必須です。 OP-AmpにLMC6482AINを使った簡単なリファレンス・フィルタを付けておきました。 もちろん、この部分はアクティブ・フィルタ形式のLPFでも良いでしょう。
実測してみますとたいへん良い特性の7MHz帯周波数シンセサイザになりました。 ただし74HC4046でループフィルタを低インピーダンス設計したものと極端に違うわけではありません。あまり幻想を抱きすぎませんように。（笑）
PLL用のLSI：MC145163Pを使って実験をはじめましたが、オールインワンのLSIではそのもの本来の機能・性能ですべてが決まってしまいます。 TC9122Pや74HCT9046Aのような個別のチップで構成するとすこし煩雑にはなりますがより高性能化が図れるため有利なこともあります。 手持ちの部品を活かした設計をしたいものです。
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この「7MHzPLL発振器」もずいぶん回数を重ねました。 一気に終了にしたいと思ったら長大になってしまいました。 十分に網羅できていないかも知れませんので必要に応じて続編を出したいと思います。 忌憚のないご意見をいただければと思います。
＃ このBlogは実用本位のものです。 学問的なものではありません。学生さんが参照して実験レポートや論文などを作成するには内容不十分です。 またプロフェッショナルな設計なら設計の裏付けが欲しくなります。 アマチュアのお方も詳細な解析にご興味があれば本格的な研究をお勧めします。 しかしホビーストやHAMが週末の余暇に実用品を製作するには役に立つでしょう。
＃ 製作にあたり機械的な構造のへの配慮もPLLでは非常に大切です。 冒頭写真のメーカー製PLLユニットのように、部品が振動せぬよう樹脂で固めるような対策も必要です。 特に移動運用する無線機では振動対策は必須です。VCOにコア入りのコイルを使っているなら、コアは必ずパラフィンなどのワックスで固めておきます。 振動に強いようにVCO部分を表面実装部品で小さく作るのはたいへん有効です。 さらに電源トランスを内蔵しているなら磁束漏れがVCOに誘導すればノイズ源になります。電源トランスのコアの機械的な振動（トランスの唸り）もPLLの大敵です。構造の工夫や部品の振動対策のような電気的ではない部分もとても重要です。
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どうしても新しいデバイスに目を奪われがちですが、それでは温存していたパーツが浮かばれません。 もちろん旬を過ぎたパーツを無理して使っても不合理なものしか作れないなら、あまり意味はないと思います。 しかし、まずまずな性能が得られ、しかも設計の妙味があるなら旧型デバイスも十分価値があるでしょう。 MC145163Pに限らず、PLL系のICには活用の場が残されています。 陳腐化する前に積極的に使ってやりたいものです。 うまくロックするPLLが作れましたらレポートでも下さい。うまく行かなくてもコメントなどどうぞ。 待ってます。 ではまた。 de JA9TTT/1 （再校正・縮小版： 2018.09.30）
関連情報：7MHz PLL Oscillator関連のリンク
（１）イントロ編：（Part 1：こちら←リンク）
（２）PLLの機能分析編：（Part 2：こちら←リンク）
（３）PLLに向いたVCOの研究編：（Part 3：こちら←リンク）
（４）ループフィルタの設計編（最終回）：（Part 4：いま見ているここです）
参考資料：PLL回路の設計関係
（１）「PHASE-LOCKED LOOP SYSTEMS (2ndED)」、Motorola、1973（英文）
PLLのバイブルのような書籍です。PDF版がネット検索で得られます。
非常に古いため、C-MOS構造のチップに関する情報はまったくありません。
このBlogではこれを参照のうえ現代にマッチするようアレンジしています。
（２）「PLL回路の設計と応用」、遠坂俊昭 著、CQ出版社、初版2003年11月１日、
JAN9784789833455、￥3,024ー
PLL回路について扱う近代的な書籍は殆どないためたいへん貴重です。
PLL回路の解析はユニークで設計法もMotorola社の資料とかなり違います。
各種の位相比較器の動作などたいへん詳しいため勉強になりました。
筆者の遠坂さんは知人です。HAM局のコールサインもお持ちだそうです。
（３）「Product specification 74HCT9046A」、Philips、1999 Jan 11、PDF版
現在は同じ内容のNexperia版がDLできます。機能・性能の詳細がわかります。
一般的な電気的仕様や注意事項が書かれているので使う前には一読を。
簡単な設計例も載っています。内蔵のVCMに興味があれば必読です。
以上、Blog作成にあたって参考にしましたが購読は必須ではありません。 ご自身の必要に応じ興味があれば読んでみたらどうでしょうか。 図書館の利用などもお薦めです。
（おわり）fm
