I use the ECL of a fast logic IC to make the 90° phase shifter needed to generate a PSN type SSB. It didn't work properly at first because it was built on the breadboard. Even though it was a logic IC, it was accompanied by an oscillation phenomenon.
The cause was unexpectedly simple, ECL-IC is an internal structure like an analog IC. It's like a series of amplifiers, so it's prone to instability. Put a bypass capacitor near the power supply and GND pins. It works stably if I even do it. (2020.06.06 de JA9TTT/1 Takahiro Kato )
【MECL X-tal OSC 2】
まずは前回のBlog(←リンク）の続きです。使用したブレッドボード（BB)が適切でなかったため、配線が未整理でした。 改めて別のパターンのBB上にMECLを使った水晶発振器を組み立てました。 ピン配置の関係から、使うアンプを変更して部品配置を最適化しています。 ちょっとした修正で写真のようにスッキリしました。 後ほど変更後の回路図も掲載しておきました。
☆
モトローラ製のECL-IC、MECLを使ってPSNタイプのSSBジェネレータに使うRF-PSNを作ってみましょう。 MECLは既に廃れたロジック・ファミリです。 入手性は良くありませんので、お勧めはできませんが雑誌記事にもたびたび登場するので一度は試したいと 思っていました。 中華通販など使うことで必要なデバイスが手に入ったので実験を始めました。 例のコロナ禍によって部品到着が遅れたため実際にPSN-SSBエキサイタを使ったテストは間に合いませんでした。 まずはMECLを使ったRF-PSNを安定に動作させるまでを扱います。いつも通り、これは自家用の備忘録です。 かなりお暇なお方のみこの先にお進みを。 忙しいお方はこんなBlogを眺めるのはやめにして、今日という2度と来ない日をもっと有意義なことに費やしてください。
発振周波数は3.6864MHzにしました。 既に扱ったPSNタイプSSBエキサイタ（←リンク）のキャリヤ周波数は930kHzでした。
一番良いのはその4倍の3.720MHzですが、そう都合の良い水晶発振子は手持ちにはありません。 似寄りの周波数として、3.6864MHzのHC-49/USがあったのでそれを使いました。 今回は周波数調整用のトリマコンデンサもきちんと入れたので、写真のようにほぼジャストの周波数に調整することができます。
しばらく通電して周波数変動の様子を見たのですが、30分間で2〜3Hzの変動でした。まずまず安定な発振周波数が得られるようです。 今となってはECL-ICそのものが特殊ですから、積極的に発振用に使うことも無いとは思いますが十分安定な発振器が作れることがわかりました。 周波数特性が良いことから数10MHz以上のオーバートーン発振も可能なので作ってみるのも面白そうです。 今回の目的には必要ないのでやめておいきますが、覚えておいて何かニーズがあったら実験しましょう。
前回の実験（←リンク）と基本的に同じなので、回路そのものは変わっていません。 ただし、BB上の部品配置が少しでも合理的になるよう、3回路入っている内部のアンプ・ブロックの使い方を変更しています。
また、受端側の都合から出力回路を変更しました。2系統に分配しますが、どちらも終端インピーダンスが50Ωになるよう設計されています。 こちら側もそれに合わせた回路にしてあります。 今回は長い配線を引く必要がなかったので必ずしも50Ωで終端する必要もなさそうでしたが、少しでも良い波形でクロックが伝送できるよう万全を期すことにしました。 もっとも、組み立てがBBなのですからそもそも・・・なのですが。（笑）
なお、R9：510Ωはこの発振部を単独でテストするときには必要です。 テストのあと90°移相器部へクロックを供給する際は除去します。 これは移相器の側に50Ωに終端するための抵抗器が付いているからです。
使用しているMC10116Pはラインレシーバ用のICで、MECL10KファミリのECL-ICです。 いくらか詳しいことは前回のBlogに書きました。必要に応じて遡ってご覧を。
本題であるECL-ICを使ったRF-PSNの話です。 ECLを使った回路というと、左図のような回路が定番化しているようです。 過去の雑誌記事について調べてみたのですが、基本的に同じ回路でした。
調査しても掴めなかったため、これは想像なのですが、おそらく外誌の記事にオリジナルがあるものと思われます。もし、何かオリジナル記事の情報でもあればお知らせください。
この回路は外部の発振器をクロック源として使う前提になっています。 10dBmの入力があれば良いらしく、3dBのアッテネータを挟んでインターフェースしています。 インターフェース部分のMC10107は右の方にある±90°の位相切り替えに使う電子的なスイッチの余りを便宜的に使ったものであり、必ずしもこれをここに使う必要はないはずです。 ですから、今回のように水晶発振器をECL-ICで作れば直接フリップ・フロップをドライブできます。
後ほど原理図を示しますが、回路はジョンソンカウンタを使った単純なものです。 ただし、それだけでは厳密に位相が揃わないため、出力パルスのエッジを揃える目的で出力部分にもD-FF/MC10131を追加してあります。 このようにすれば、ジョンソンカウンタだけで構成した90°位相器よりも高精度の実現が可能です。
シンプルで良く考えられた回路だと感じます。ここではこの回路を踏襲して実験したいと思います。とりあえず、クロックの供給部分を除けば大きく変更する必要性は思い当たりません。 単純明快な回路なのですから、あえて変える意味はありませんね。
非常に基本的なことですが、MECLを扱うにあたってまず始めに馴染みのない論理記号が目にとまりました。
論理記号の入出力端子には、何やら矢印のようなものが書かれています。 これは左図によって明らかになるのですが、黒い矢印が付いた端子は正論理、白抜きの矢印なら負論理という意味なのです。 ECL以外では見たことがないので戸惑いました。 しかしMECLの世界では常識なのでしょう。w なお、多くのMECLデバイスは、２つ出力端子があって非反転の他に反転出力が付いています。これは差動回路の両コレクタから出力を取り出せば簡単に可能だからでしょう。
また、論理レベルもTTLやC-MOSに馴染んだ者から見たら異常にさえ感じます。 これは、Vcc端子（＋電源の端子）をGNDしていて、マイナスの電圧をVEE端子に与えて使っているからに他なりません。 正論理で言えば、論理「1」の電圧レベルは-0.9Vで論理「0」の電圧レベルは-1.7Vなのです。 確かに-0.9Vの方が-1.7Vよりも高いのですが、絶対値は0.9の方が小さいのでなんとなく混乱しそうになります。 これもECLの独特の世界なのでしょう。論理設計では「0」と「1」で考えて普通は電圧そのものを気にしなくても良いのかもしれません。もちろん正論理なのか負論理なのかは始めに決めて（考えて）おきます。
なお、+電源：Vccの方をGNDにして動作させるのは理由があります。 ECLの回路構成では+電源側の電圧変動に弱いのです。ノイズが乗りやすいという意味でしょう。 そのためベタなGNDパターンを作って電位的に最も安定しているであろうそのGNDの部分を+電源の端子に接続して使う方が有利なのです。 必然的に電源のマイナス側の端子をICのVEE端子（一般に8番ピン）に配線して使うことになります。 もちろんECL-ICを数個しか使わないのなら、VEE端子をGNDして使っても大丈夫です。そんな時は+Vcc側の十分なバイパスを心がけノイズ混入に気を付ければ良いでしょう。
ほとんどのECL-ICは出力回路が抵抗負荷のエミッタ・フォロワになっているのでワイヤード・オア接続が可能です。ECLの論理回路はOR/NORゲート回路を主体に使って設計するもののようです。TTLのようにNANDが基本なのとは勝手が違いますね。まあ、ド・モルガンの法則を適用すれば相互に入れ替え可能なので支障はないのですが・・。 入力インピーダンスは高くベース電流も少ないためファンアウトはたくさん取れます。入力端子の多くは-VEE間にプルダウン抵抗器が入っており、抵抗値は一般に50kΩのようです。 殆どのECL-ICは温度補償されたバイアス電源を内蔵しており、論理振幅はわずかに約0.8Vでそのバイアス電圧：VBBを前後して振れます。
だいたいこう言ったところがECL-ICを使う上での常識的な話のようです。 使ってみると他にも「常識」があったのですが、それはまた後ほどにでも。
【2bit Johnson Counter】2ビットのジョンソン・カウンタのタイムチャートです。 図のようにD型フリップ・フロップを接続して共通のクロックを与えます。
1段目のQ出力：QAと2段目のQ出力：QBはちょうど入力クロックの１周期分の遅れが現れ、これが出力の全周期に対して90°に相当する位相差になるのです。
この位相差はクロックの周期が一定なら不変なはずで、 QAとQBの出力を使えば正確な90°の位相差を持った信号が得られるのです。 ただし、周波数は1/4になるので、必要周波数の4倍の周波数を持ったクロック信号を与える必要があります。 この回路の特徴を使ったのがデジタルなRF-PSN回路ということになります。
クロック発生部を除いたデジタルなRF-PSN回路です。 実際の配線に便利なように、詳細な回路図にしておきました。
論理「0」に保つべき端子は、すべて-VEEに接続するように書いてありますが、実際にはオープンにしたままでも動作はするようです。 それでも、きちんと処理した方が望ましいと考えて、実際にも-VEEラインへ繋いであります。入力端子のインピーダンスは高めなので、そうする方が安心でしょう。
なお、この回路図にその例は1箇所しかありませんが、入力端子に論理「1」を与えたい時には注意が必要です。TTLやC-MOSのように電源の+Vccラインへ直結してはいけないのです。 そのまま直結しても動作するケースは多いようですが、確実な動作は保証されません。 論理「1」には必ず-0.9Vくらい「GNDレベル（=+Vcc端子電圧）よりも下がった電圧」を与えねばなりません。 この図で位相の切り替えスイッチの部分にダイオードが一つ入っているのはその電圧降下を得るためです。 電圧降下は-0.7Vでも大丈夫で、簡単にやるにはダイオードの順方向電圧分だけ落としてやります。 もし余ったゲートなどがあれば、その出力端子のうち論理「1」になっている所を利用するのも良い方法です。
各フリップ・フロップに与えるクロック回路は：MC10131Lの9ピン直近で50Ωに終端しています。 これは少しでも綺麗な（確実な）矩形波で駆動するためです。可能であればクロック発生部との間は同軸ケーブルもしくは、ライン・インピーダンスが50Ωになるように設計したストリップラインで接続すべきでしょう。 基板化する際には考慮にあたいします。
上記の回路図をブレッド・ボード(BB)にまとめました。 なるべく最短配線になるよう考えていますが、所詮はブレッド・ボードですから必ずしも理想的とは言えません。でも、まずまず綺麗に仕上がりました。hi hi
電源ラインの各所にバイパスコンデンサを入れてあります。 またベースボード（底板）もGNDラインに接続して高速パルス回路が確実に動作するよう考えてあります。 それにクロック周波数はわずか3.6864MHzですし、一般的なRF回路ならこれでもう十分安定に動作するはずです。 が、しかし・・・。
マトモに動作してくれません。 この写真はまだマシな方で、初めの頃はもっと酷いものでした。 まったく正常に動作してくれず、出力に現れるパルス波を観測すると理屈のようにクロック周波数の1/4とはならずかけ離れていました。ランダムにバラついており、まるでどこかで自己発振でも起こしているかのようです。
クロックの配線部分で反射が起こって誤動作しているのかと思い、配線の途中にダンピング抵抗を挿入したりターミネーションの条件（終端条件）を変えてみたり・・・。 散々やっても言うことを聞いてくれないのです。まさかECLのデジタル回路ってこんなに難物だとは夢にも思いませんでした。（笑）
☆
どんなトラブルもそうですが、わかってみたら案外単純なものです。 それにその理屈は後から幾らでも付いてくるものでしょう。
極意は電源端子：+Vcc1（大半は1番ピン）と-VEE端子 （大半は8番ピン）の間に、最短でバイパス・コンデンサを入れることです。 写真ではグレーの角型の部品がそれで、この例では主にロジック回路でバイパスの目的に使うタンタル・コンデンサが入れてあります。
（多くのECL-ICには電源ピンVccが2つあります。そのうちVcc1の方が効果的です。Vcc2に入れても効果は見られません。これは内部回路から考えても当然でしょう）
はじめ誤動作の主原因は集積度の高いフリップ・フロップ：MC10131L（ここではより高速なMC10H131Lを使っています）だろうと思ったのですが、それだけでは完全ではありませんでした。 位相の切り替えスイッチに使っている：MC10107Lにも必要でした。 また、このBlogの最初のようにクロック発振器もそれ単独の観測では問題なさそうでしたが、実際には同じようにする必要がありました。回路全体で動作させると時折誤動作が見られたのですが、それがピタリとおさまります。
だいぶ回り道をして得られた使い方の秘訣なのですが、これさえ行なってやれば他の論理回路ファミリと同じくらい安定に（確実に）動作してくれます。ブレッド・ボードでも。
ECL-IC個々に入れるバイパス・コンデンサは上の写真のようにそのままタンタル・コンデンサでも良さそうです。 ただしここで使ったコンデンサは少し特殊な物のようでした。
ごく一般的な積層セラミック・コンデンサでも大丈夫なのか確かめました。 写真のような積層セラコンに交換してみます。
積層セラコンのほかに円盤型セラコンでも試しましたがいずれでも大丈夫そうです。 なお、容量は0.1μFです。 回路図にはあらためて書き加えませんが、バイパス・コンデンサを必ず直近に入れておきます。
参考：むかしお仕事でECL-ICを使っていたと言う友人によると、各ICごとに10μFと0.1μFのパスコン入れてたそうです。その頃でも4層基板だったとのこと。（追記：20200609）
まずは安定に動作させることに腐心してしまい、実際にPSN-SSBエキサイタに使って性能確認するまでには至りませんでした。
ちょっと見たところでは最初の方の写真とあまり違いませんが、個別バイパス・コンデンサの効果は絶大で、たいへん安定して動作してくれるようになりました。 やっと各部の動作を確認できる状態になったのです。
冷静になって考えてみると、ECL-ICというのは差動増幅器のかたまりのようなものです。 それを多段に渡って接続するのですから、アンプの従続接続のようなものでハイゲインになるのでしょう。しかもかなりの高速・広帯域回路です。 ECLも確実なバイパスがあってこそ正常な動作が期待できるのだと納得しました。
完全な動作のためにはできたら両面基板を使い、裏面はグランドプレーン（ベタGND）にする必要があるでしょう。 その上で、Vcc端子、特にVcc1端子とVEE端子の間に最短距離でバイパス・コンデンサを配置すべきです。 これは個々のECLチップごとに行なう必要があります。 過去に試してうまく行かなかった経験があるなら、再度見直してチャレンジする意味はあるかもしれませんね。
相変わらずきちんとしたプローブ・チップを付けていないのでプローブのGNDリード線に起因するリンギングが波形に見られます。
それは差し引いて、まずは観測波形はマトモそうになりました。 ここまで持ってくるまでにはだいぶ苦労しましたが実際に作ってこそ得られるものがあったと思います。
気になったので過去の雑誌記事など読み返したのですが、こうしたECL-ICの扱いに関して配慮が見られたのは１例だけでした。（バイパスコンデンサに関する言及はありませんが、配慮は感じられた記事です） あとは単に回路図を掲載しているだけに過ぎません。この辺りは「常識」として片付けているのかもしれませんけれど・・・。 ユニバーサル基板に実配線で作ってはみたものの案外期待外れだったと言うような実験例も多いのかもしれませんね。
これから試すならECL-ICを使う上での勘所はわかったので成功の確率は高くなったかもしれません。 専用基板を起こすのが理想ですが、片面がGNDメッシュになったユニバーサル基板に作っても良いでしょう。その上で、バイパス・コンデンサに留意します。 PSNタイプSSBエキサイタで実験するにはブレッド・ボードを脱却した方が良さそうです。 ナマ基板にデッドバク・スタイルで製作というのもアリでしょう。（笑）
Digital 90°移相器の出力周波数を確認してみました。 もちろん、水晶発振器の1/4になっています。 周波数安定度も良好で、もう不安定な挙動は感じられません。
作ってみた当初は「これはダメかも」と思いました。 中華通販で購入したMECLですから、そもそも不良品なのかも・・・なんて疑ってもみたのです。 しかし、単にECL-ICの扱いに不慣れだっただけで、きちんと使えば問題などないのです。 中華通販でちゃんとした部品が届いたことの証明にもなりましたね。 ユーザーの不慣れで不良品扱いされたら可愛そうでした。（笑）
☆
改めて、こうしたデジタルICを使った90°移相器について考えるとなかなか厳しい条件で動作していることがわかります。 例えば、いま必要とするキャリヤ周波数が1MHzだとしましょう。要するに1MHzでSSBを発生しようと言う訳です。 1MHzの1周期は1μ秒です。そして位相の回転は1μSで360°と言うことになります。 求める位相誤差が90°に対して±0.1°だとすれば、許容される時間誤差は1周期の3600分の1ということになります。
これを実時間で言えば、1μS/3600= 0.0002777・・・（μS)です。 これは≒278pS（ピコ秒）ということですから、スイッチング速度が約2.5nS（ナノ秒）=2,500pSのMECL10KファミリのECLでさえかなり厳しいはずです。 同一パッケージ内に入った2つのフリップ・フロップでさえ、スイッチングのタイミングがどこまで揃うかはわかりません。おそらく数pS〜数10pSの違いはあり得るでしょう。
上記の考察は1MHzのものです。 いきなり周波数を10倍にしたのでは飛躍し過ぎかもしれません。しかし、実際に数MHzの周波数でPSNタイプのSSBを扱うケースは多いものです。あながち誇張し過ぎとも言えないでしょう。
そこで、もしキャリヤ周波数が10MHzだったとすれば0.1°の誤差から許されるタイミング誤差はたったの27.8pSということになります。 この27.8pSと言う時間は実感できますでしょうか？ 電線中をパルス波が進む距離はたったの6mmほどです。 電気って案外のろいんですね。w（真空中なら8.34mmですが電線やプリントパターン上では約70%の速さに）
10MHzではたった6mmの配線長の違いが問題になります。 もはや2つのフリップ・フロップのスイッチングタイムがどこまで揃うのかあまりアテにはならないかも知れません。 今更ながらデジタル式の90°移相器は厳しいことがわかります。もっと周波数が高ければ一段と・・・。 逆に1MHzならかなり楽な周波数だったとも言えそうなのです。
ECL-ICですらこれですから、LS-TTLやHC-MOSではもっと厳しいです。 さらに悪いことにそれらICの出力パルスは前縁のライズタイム：trと後縁のフォールタイム：tfが揃いません。 これはデバイスの内部構造上やむを得ませんがtr/tfに関しても、ECL-ICの方が幾らかマシなようです。
結局のところ、デジタルなRF-PSNなのになぜか位相誤差が残ってしまい、アナログな手段（姑息な手段？・笑）で微調整して逃げたなどという笑うに笑えない結末も十分あり得ます。HC-MOSで試作した時はまさしくそんな感じで誤魔化してしまいましたね。（笑）
それくらいでしたら、やや不安定で確実性に欠けるかもしれませんが、すでに実験したようなアナログな・・・L/C/RあるいはR/Cを使った・・・RF-PSNでも十分なのかも知れませんね。調整で追い込めるメリットがありますから。 デジタル式は複雑な回路と大きめの消費電力に見合っていなようにさえ感じてしまいます。 理屈から言えばデジタルなら完璧な90°が得られるはずです。しかし部品のバラツキや有限な配線長が存在する限りなかなか理想通りとはならないのが現実の世界なんです。（笑）
最後は何だか難しい話になってしまいましたが、続きはまたいつか。 de JA9TTT/1
（つづく）fm
12 件のコメント:
加藤さん、
ECLの話題、非飽和ロジック固有の問題楽しく読ませて頂きました。
ECLの回路を見るとディスクリート部品で作れそうですね。最近、
トラ技での付録でディスクリートCMOS回路基板が有りましたね。
別のサイトではディスクリートCA3028が話題になっていますが
回路的にアナログの差動ペアに似ていますね。チップTRで
ECLもどき基板を作って実験しても面白いかも？
ロジック間配線距離と言えば「世界一高価な円形椅子」の称号を
得たスパコンも配線距離を最小限にするためにドーナッツ状の筐体
になったとか。尤も、最近のパソコン基板は定在波を意識した設計
だそうです。ロジック回路だから、アナログ回路の煩わしさが
無いという牧歌的時代はとっくの前に終焉していたのですね。
JR1QJO 矢部さん、こんにちは。 北関東はこれから雷雨が到来しそうです。 そろそろアンテナを外して・・・避雷対策が必要な空模様です。
早速のコメント有難うございます。
> 非飽和ロジック固有の問題・・・
他のロジックICと同じように飽和とカットオフの間を行き来する回路と同じように考えてはいけないと言うことのようですね。 やっぱりECLの基本回路は「広帯域アンプ」なんだと思います。hi
> ディスクリート部品で作れそうですね。
初めてECLを考案したのはIBM社だったそうです。 ずいぶん古い話なので当然ですが、ディスクリート回路で実現したとか・・・。 モトローラ社はそれをモディファイしてICファミリを構成したんだそうです。
> チップTRでECLもどき基板を作って実験しても面白いかも？
作れるとは思いますが、たぶんMECL10Kファミリのような高速動作は無理でしょう。（笑）
> パソコン基板は定在波を意識した設計だそうです。
信号の遅延を考えて、同着しなくてはいけない信号ラインは厳密にパターンの長さを揃えるとか・・・高速クロックの時代なので苦労も多いそうです。
> ロジック回路だから、アナログ回路の煩わしさが無いという・・・・
デジタル回路だから配線が繋がってさえいれば動作する・・・と言う時代もありましたね。クロックが数MHzだった頃はのどかなものでした。 今はもうRFの考え方がないとデジタル回路も成り立ちません。恐ろしい時代になったものです。hi hi
> 牧歌的時代はとっくの前に終焉していたのですね。
そう言う時代が懐かしいです。良き時代だった・・・。（笑）
そろそろ空模様、危なくなって来ました。 冷たい風も・・・
こんばんは。
梅雨入り前からこの暑さでは参ります。稲光が見られ、雲行きが怪しくなってきたので、この先気温が少しは下がってくるでしょう。都内のウイルス感染者はふたたび増えつつありますが、夏場のマスク着用は地獄かも。
それはさておき、無事に動作したようで、おめでとうございます。ビギナーの頃はTTLの誤動作に手を焼いたものですが、ECLはそれ以上に難物だということがよくわかりました。もっとも、これからECLに手を出すことはたぶんないでしょう（笑）。
デジタルRF-PSNはD-FF 2つのジョンソンカウンタでしか実験したことはありませんが、ご紹介のようにもう2つ追加した回路を試す価値はありそうですね。こういう回路は初めて見ましたが、できるだけ7474相当のロジックIC 1個で済ませたいから、このような回路はなかなか採用されないのでしょう。
タイミング誤差の許容値を具体的に示されると、この方式自体に限界がありそうな気はしますが、DSPラジオICは100MHz以上を扱うI/Qミキサーが載っていますし、単体のI/Q変復調ICもありますから、デジタル回路でも何かしらうまいやり方があるのでしょう。
配線長の話ですが、以前、仕事で複数チャンネルのLVDS I/Fを扱ったことがありました。その際、クライアントから各チャンネルの等長配線を要望されました。チャンネル間の位相差が大きな影響を及ぼすような高速伝送路ではそのような配慮が必要になってきますが、実戦経験がないと実感がわかないでしょうね。
アナログでよければ、1.2～1.6GHzで使用できる広帯域なパッシブスプリッタ（コンバイナ）の既製品が入手できるようなので、それを使用する手もありそうです。入力周波数は等倍で済みますし、アマチュアバンドの1.2GHz帯がフルカバーできます。ただ、各ポートの配線長はシビアに管理しないといけないでしょう。
プロの世界で1.2GHzは高周波扱いされない時代になっていますが、アマチュアで1.2GHz帯ダイレクト処理のPSN SSB機を作ろうなどと考える人は、よほど酔狂に見られるでしょうね（笑）。
これを親機にして、それ以下はダウンバーターで落とす、と。HFくらいしかやらない人には猫に小判（爆）。それなら、455kHzあたりから持ち上げる方がずっと合理的でしょう。
JG6DFK/1 児玉さん、こんばんは。 今夜は夕立の波状攻撃にさらされてズルズル雨が残りました。 おかげで涼しくなったので寝つきは良さそうです。hi
いつもコメント有難うございます。
> ECLはそれ以上に難物だということが・・・
やはり何となくアナログっぽい所に難しさがあるのかも知れませんね。 ある程度わかって使えば何とかなると思います。 今回は何しろ経験のないデバイスだったので回り道に。（笑）
> もう2つ追加した回路を試す価値はありそうですね。
遅いICを使ったときどれくらい効果があるのかは改めて検討すべきですが、クロックに同期させてエッジを揃える効果はある筈なので試す価値はあるでしょう。ECL-IC以外でも。
> この方式自体に限界がありそうな気はしますが・・・
これは要求する性能いかんです。 0.1度と言うのは逆サイドが-50dBくらいを目指すからですが、これが1〜3度くらいの精度でもよければず〜っと楽でしょう。 ただ、逆サイドは-20dBとか-30dBになるでしょうけれど。w
> ジタル回路でも何かしらうまいやり方があるのでしょう。
すべてをICの内部で処理するような設計は非常に有利でしょうね。 配線の長さは非常に短いですから。 それにICのパターン設計もタイミングが揃うように上手にレイアウトをすれば現実的なものが作れる筈です。 たぶん、彼のICはそうした設計をしているのでしょう。
> 各ポートの配線長はシビアに管理しないといけないでしょう。
波長が短いと位相差が出やすいですから長さの注意は重要でしょうね。 これも求める性能次第だと思います。50MHzや144MHzでPSNで直接SSB発生と言うのも有ったくらいですから。
> 1.2GHz帯ダイレクト処理のPSN SSB機を・・・
挑戦するテーマとしては面白そうですが、どう考えても苦労が待っていそう。hi hi
> 455kHzあたりから持ち上げる方がずっと合理的でしょう。
合理的かも知れませんが「ありきたり」になってしまいますよね。 PSN式の意味は薄れそうですけれど、455kHzとかさらにもっと低い周波数でやると楽なのは間違いナシなんですが。
簡単そうに見えてやはりPSN式のSSBは奥が深いと思っています。
加藤さん、こんにちは。
こちらは梅雨前の連日30度越えの良い天気が続いています。
パスコンがこれほど効果があるとは3MHzぐらいのクロックでデジタルだからなどと考えて組み立てるとまともに動作しそうも無いですね。
昔、TTLで実験しているときにデジタルだからケーブルが長くても、適当に配置しても大丈夫などと勝手に解釈して思うように動作しなかったのもそのあたりが原因だったのかも。当時は当然オシロなどありませんし^^;
やはり今の時代はFPGAで作るのが正解なのでしょうね、安価で使いやすいFPGAが出回ってくれると面白そうなのですが。
JE6LVE/AP3AEL 高橋さん、こんにちは。 今日は清々しい晴天です。 すいた時間帯をみてスーパーマーケットへ買い物に出掛けました。 でも日曜日のためか意外に混んでました。w
いつもコメント有難うございます。
> 3MHzぐらいのクロックでデジタルだからなどと考えて組み立てると・・・
まさしく。 半分なめて掛かると旨く動作しなくてしっぺ返しを喰らいます。（笑）
> 当時は当然オシロなどありませんし^^;
デジタル回路にはオシロは必需品でしょう。 テスターでは電源電圧の確認くらいしかできませんから。 今のデジタルは周波数も高くなったのでGHzサンプリングのデジオシが欲しいですね。
> FPGAで作るのが正解なのでしょうね・・・
まあ、そう言うことなんでしょう。 ツールも含めて少々ハードルは高いですがFPGAでデジタル処理がトレンドなのだと思います。 アナログでやるのとは別の方向とは思いますが。hi
SSBの発生もDSP処理がトレンドだと思いますが、その前に自作なんかもうしないのが現代HAMの在り方なのかも。（爆）
加藤さん、おはようございます。
前回の私のコメントはフライング気味だったようです。
同様なRFPSNは、ハムジャーナルNo45とNo56に掲載されていましたが、
原典は検索できませんでした。
前者はTTLでの回路を併記してありますが、うまく動作しなかったよ
うです。
このECLのRFPSN回路を見て思ったのは、最終段のD-FFをトリガーす
るタイミングが最適化されているのだろうかという点です。
すべてのD-FFがリーディングエッジでトリガーされていますが、ジ
ョンソンカウンタのφ1側は、切り替わりの不安定なタイミングで
あり、φ2側はEXORの遅延があるので、遅延前の状態になりませんか?
最終段のD-FFは、クロックのトレーリングエッジで、データを保持
することが合理的に思えるのです。
回路図で、この部分の同軸ケーブルが長めになっているので信号が
遅延するということではないですよね?
最終段のD-FFはφ2側にあるEXORの遅延を補償するための回路のよう
に見えるのですが、φ1側にダミーのEXORを入れることで補償する
方法は使えないのでしょうか。
結局のところ、被変調信号がアナログであるかぎり、このRFPSNは
アナログ的な性能が要求されることと理解しましたが、被変調信号
が離散時間信号であれば、要件が緩和されるのではないでしょうか。
傍観者の利己的な見方で申し訳ありません。
JR0VLT 丸山さん、おはようございます。 まだ6月初めなのに34℃にもなるそうで、朝から真夏のような暑さです。
いつもコメント有難うございます。
> 前回の私のコメントはフライング気味だったようです。
特に問題ないのでお気にされなくても良いです。 Blogをお読みになって色々イマジネーションを膨らませて頂ければVY-FBだと思っております。
> ・・・が、うまく動作しなかったようです。
ご紹介の記事は私もよく眺めてみたのですが、同様の結果でしたので・・・。 昔、HC-MOSで試作した時、一定量の位相誤差が残って困ったのですが「姑息な手」を使うことで最良点に追い込むことは可能でした。 なので原理から言うと邪道なのですが、アナログ的に補うと言う考えもあながち悪い方法ではないのかもしれません。（スッキリはしませんが・笑）
> タイミングが最適化されているのだろうかという点です。
これはあり得ると思っておりました。 観測法をどうするのか考えていたのですが、高速オシロを使ってエッジ部分を解析してみるというのがアイディアなのですが、相手がpSオーダーのタイミングだと拙宅の道具では厳しそうです。とりあえずやって見たいと思いますが。（笑）
> この部分の同軸ケーブルが長めになっているので信号が遅延すると・・・
そんなところも含めて、原典に何か記述でもないのかと思っていたところなんです。 HJの記事で、製作者がどのように配線したのかまではわかりませんが、No.56ではクロックが12.72MHzですからケーブル長の影響はかなりあると思われます。No.45は4.8MHzですから幾らか・・・。
> φ1側にダミーのEXORを入れることで補償する方法は使えないのでしょうか。
遅延を揃えるという意味はあると思いますが、原典の回路図では余っているはずのEXORがあるのにそうしていませんよね。 ECLのことをよくご存知のお方の設計らしく結構周到な回路なのですが・・・。
> 被変調信号が離散時間信号であれば、要件が緩和される・・・
これは2Q4のようなAF-PSNの位相誤差特性と平均的逆サイドの抑圧量の関係と同じような議論かもしれませんね。
このRF-PSNもデジタルと言いつつ、信号の遅延という現実的な（アナログ的な？）ところに支配されそうなんですよね。hi hi
丸山さんも、よかったらお試しになりませんか？ 必要なECLを一式差し上げますので。hi
ECL！思わず、懐かしさで。
もう20年前くらいに国際実験の機器インターフェースをECLにするかLVDSにするかで
何回か東海岸に往復しました。結局LVDSにしたのですが、その後の趨勢からは正解だった気がします。
ただECLのインターフェースは32MHｚのクロックで長く引き回しても誤動作はなかったので気に入っていました。
このようなアナログ応用は超弩級の実験なのではないでしょうか。
JL1KRA 中島さん、こんばんは。 今日は暑かったですねえ！ 今夏が思いやられます。hi
いつもコメント有難うございます。
> 機器インターフェースをECLにするかLVDSにするかで・・・
おそらく、古くからの実績ではECLだったのかも知れません。 よく似た感じですが、新しいだけLVDSの方が洗練されていたのではないでしょうか。
> その後の趨勢からは正解だった気がします。
高速シリアルの主流のようですから大正解でしたね。
> 長く引き回しても誤動作はなかったので気に入っていました。
差動の伝送はノイズに対しては明らかに有利ですね。 ECLも少し距離が離れると差動伝送にするようですから・・・。
> このようなアナログ応用は超弩級の実験なのではないでしょうか。
どうなのでしょうねえ・・・。 回路は案外シンプルですが、タイミングのシビアさではかなり難物のように感じます。 実際にはそれなりに実用にはなっているようなので、案ずるよりも・・・なのかも知れませんが。
ただ、ECLで作ると今回の実験部分だけでも300mA近く流れるので電力の大食いは確かです。w
パスコンいっぱい入れないと動かないというのは後から言われると納得できますが、その場ではわからないですよね。
しかし300mAってすごいですね…。（内容がなくてすみません）
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Kenji Rikitake, JJ1BDX
JJ1BDX 力武さん、こんばんは。 FT8でDXingはいかがですか？
いつもコメント有難うございます。
> その場ではわからないですよね。
ICの直近ではありませんが、電源ラインとGND間には既に数カ所バイパスコンを入れてありましたからねえ・・・。 普通ならそれだけで効いている筈と思いますからね。（笑）
> しかし300mAってすごいですね…。
ICはたったの4個なんですからねえ！ ECLは電気の食い過ぎだと思います。
高速を出すには相応に電気を必要とするようですが、それにしても多いですね。
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